Essa arquitetura supera as limitações do FinFET e GAA, permitindo maior densidade em chips lógicos avançados. Apresentado como best paper com nota 8.29/10, o protótipo demonstra funcionalidade para aplicações lógicas em nós abaixo de 2nm.
Em resumo
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Arquitetura inovadora — Pilha vertical de n-type e p-type nanosheets em pitch de 42nm.
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Desempenho superior — Supera GAA em densidade e eficiência energética para data centers.
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Escalabilidade comprovada — Demo funcional resolve limites de planaridade em semicondutores.
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Impacto imediato — Competição direta com TSMC e Intel em chips de próxima geração.
O avanço parte da evolução do Gate-All-Around (GAA) para estruturas verdadeiramente tridimensionais. Enquanto transistores planares atingiram o fim da linha, a Samsung empilha camadas de canais independentes. Isso aumenta a área ativa sem expandir o footprint lateral. Comparado a competidores como TSMC e Intel, que enfrentam desafios semelhantes em planaridade, o design da Samsung oferece vantagem em eficiência por milímetro quadrado.
Evolução Técnica Detalhada
A pilha tripla de nanosheets permite controle preciso de corrente em dispositivos lógicos. Cada camada opera como um canal dedicado, otimizando mobilidade de elétrons e buracos. Testes mostram redução significativa em leakage current, essencial para mobiles e servidores. Essa configuração expande o transistor para a terceira dimensão, similar à transição de prédios baixos para arranha-céus em áreas urbanas densas.
Contexto de mercado
O mercado de semicondutores projeta demanda explosiva por nós sub-2nm até 2030, impulsionado por IA e 5G avançado. A Samsung posiciona-se como líder em inovação vertical, desafiando a hegemonia da TSMC em foundry. Empresas como Apple e NVIDIA buscam parceiros com densidade superior para reduzir consumo energético em data centers. Esse FET 3D stacked acelera a transição para computação sustentável, impactando diretamente custos operacionais e desempenho de ecossistemas globais.